過去幾年我對此作了觀察和分析，在更低的工藝節(jié)點真正的限制是材料特性，原子距離和數據傳輸是由于制造問題而引起。技術轉移可能伴隨集成電路制程變革而發(fā)生，可能是由于工藝節(jié)點收縮的相關問題，或者系統的分析需求，系統中的數學和數字模型、構架甚至設計水平等。
工程層面真正的瓶頸是規(guī)范的復雜性，系統級設計的實現和驗證，甚至收縮的實踐限制是上限定理。根據上限定理，不可能給任何計算機系統同時提供一致性，分區(qū)容忍性和可用性。因此SOC的計算效率限制處在系統構架層面。
但是收縮和計算性能的真正限制是空間、能量和時間。如果我們試著理解愛因斯坦的相對論，那么就知道運行的限制和光速有關。載流子的遷移速率由介電常數決定，材料的導電率會真正限制運行商之間的信息傳遞。另一個收縮制程節(jié)點的重要限制因素是伴隨著高計算效率的物理集成和并行計算的同步。
器件層面的重要限制因素是：老化、漏電、接口和接觸尺寸以及延遲的變化。所以對于半導體專業(yè)真正的具有挑戰(zhàn)性的階段是低于10 nm工藝節(jié)點。真正的小型化會面臨挑戰(zhàn)的時代是8nm工藝節(jié)點，那個時候設計和工藝流程都可能出現變革。
預計在2019年會有人根據設計和制造中的技術轉移和挑戰(zhàn)改寫摩爾定律，集成電路中三極管的數量密度每隔36或者38個月翻一倍，2019年以后或許會按照這樣的節(jié)奏持續(xù)十年。
雖然有局限性,但是我們針對設計會變得越來越聰明，復雜SOC創(chuàng)新不斷，讓我們共同期待一個小型化的大時代!
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